今天跟大家分享一下七段显示解码器(七段显示解码器电路)的问题。以下是这个问题的总结。让我们来看看。
用VHDL语言编写了一个七段显示解码器。输入端口D输入从0到9的二进制数，X端口输出翻译后的数码管显示码。
共阴极数码管:use IEEE . STD _ logic _ 1164 . all；entity seven _ segis port(D:instd _ logic _ vector(3 downto 0)；-4 bitslattchinputx:out STD _ logic _ vector(6 downto 0)；-tosevensegment)；endseven _ segarchitecture search _ seven _ segofseven _ segisbeginprocess(D)begincaseDiswhen \ 0000 \ = > XX
