电路设计图（电路设计图怎么画）

今天和大家分享一个关于电路设计的问题（电路设计怎么画）。以下是这个问题的总结。让我们来看看。

电路设计图（电路设计图怎么画）

装修水电设计费多少钱？

一般装修设计费多少钱？如果设计为精装（100-140平方米），通常需要6000-8000元。。。

如果是精装设计，装修需要制作效果图，费用在7500-8000元；不做效果图，只做装修方案和说明，水电线路示意图用。收费6000-6500元。

如果是普通简单的类型，一般会在4000-5000元；如果它更大更豪华，收费会更多，大约1万元。

（装修设计费按平方计算的话在55-60元左右）。

总结数字电路设计的一般方法

我来自西北工业大学计算机学院微电子研究所。现在我是微电子学院的大一学生。我的专业是数字集成电路设计。上学期研究生掌握了数字集成电路后端综合设计方法。本次学术素养课程报告主要探讨了实现后端过程中的方法、经验和相关感悟。一般来说，软件工程师和硬件工程师的需求比例是10:1，这意味着对硬件工程师的需求远远小于软件工程师。硬件工程师分为模拟工程师和数字工程师。模拟集成电路设计主要包括ADC、DAC、PLL等。而数字集成电路的设计更倾向于实现特定功能的芯片，如CPU、GPU、MCU、MPU、DSP等。实际上，在这个阶段，数字集成电路的设计方法与使用EDA工具进行软件开发非常相似。数字集成电路的典型开发一般包括以下步骤:1。根据需求，自上而下设计电路模块，明确数字系统需要实现哪些功能，再细分为功能模块。此时的设计形式一般为框图，通过visio或其他绘图软件实现。这个环节虽然松散，但非常重要，因为根据需求设计大模块和指标时，必须结合实际情况，否则后期会经历无限返工，甚至达不到预定指标。一般来说，总体设计是由德高望重、经验丰富的工程师进行的。2.定义好每个模块后，下一步就是实现每个模块的功能。由于硬件描述语言的存在，我们可以很容易地通过硬件描述语言“编写”模块的实现方法。在这个实验中，我使用了Verilog HDL。特定代码的复杂性与模块的复杂性相关。在本次实验中，我采用了“八位格雷码计数器”的电路设计。3.在完成“八位格雷码计数器”的Verilog代码后，需要对设计进行“预模拟”。所谓预模拟，主要是验证代码描述是否正确，计划的功能是否真正实现。Modelsim软件一般用于仿真。如果模拟成功，将进入下一阶段。如果不成功，它将需要返回到修改后的代码。4.预仿真成功后，可以获得功能正确的Verilog设计代码。此时，代码可以下载到FPGA板进行验证（JTAG Quartus），这证明设计是正确的。对于一些集成度要求不高、时间非常紧张的数字电路设计项目，可以直接使用FPGA来实现芯片功能。显然，FPGA这种通用器件无法满足ASIC高集成度、低功耗、高专用性的设计要求，只能用于相对简单粗暴的设计。5.接下来，进入后端流程。这时就需要专门的服务器和昂贵的EDA工具。这也是硬件设计难以入门的原因之一。如果一个没有接触过软件编程的有抱负的年轻人决心做软件工程，一台电脑和一本书一般就够了，最多买一个正版编译器（VS，Eclipse，DW等。），但对于硬件电路设计，一台电脑和一本书最多能画出PCB。要成为核心部分，必须使用强大的服务器和昂贵的EDA工具，因为普通PC无法承担“后端集成”的工作需求。而且linux下大量复杂的操作会让人望而却步。6.后端平台准备就绪后，您可以将“八位格雷码计数器”放入平台。此时需要立即考虑的问题是使用什么组件库和使用什么流程。由于同一个与非门，不同的组件库有不同的实现细节，MOS管的细节可能会有很大差异。一定要考虑过程。这些过程的文件来自相关制造商（台积电、CSMS等）。).).这就是为什么个人不能做后端的原因之一——因为你几乎不可能亲自与台积电讨论过程库文档。毕竟，作为一个没有经验、金钱和技术的新手，你不可能放心地与一个拥有数万人和数亿资金的工艺工厂签订合同。仔细筛选后（在许多情况下，没有选择），确定您要使用的流程。在这个实验中，我使用了我的先进实验室改进的组件库和台积电0.18um技术，EDA工具是Cadence IC 614。7.经过一系列配置，“八位格雷码计数器”已经成为一个庞大的工程文件。我建议使用TCL脚本文件进行配置。然后可以执行RTL级合成。所谓的RTL级合成实际上是指将Verilog代码“重写”成合成工具（我使用的是Encounter）可以识别的Verilog代码。一般来说，这类似于把“文言文”翻译成“白话文”和C语言中的“编译”，即把一种高级语言翻译成汇编代码。当然，从理论上讲，你可以直接编写RTL级别的代码，但这和直接编写汇编语言一样复杂。8.在RTL级合成完成后，RTL Verilog被导入到Encounter中进行真正的后端合成。导入RTL代码后，还需要解释标准单元库的LEF文件并定义电源和地线的名称。此时需要进行MMMC配置配置，过程比较复杂，主要是配置相关文件和设备状态（TT、ss、FF等）。9.完成导入配置后，再进行芯片布局设计，也就是版图。布局需要设置一些基本参数，如芯片的长度和宽度（面积）、为引脚预留的空空空间、芯片利用率等。长宽比建议为0.2-5，复杂电路利用率为0.85，一般电路利用率为0.90，简单电路利用率为0.95。10.电力计算中，电力线路布置的基础，主要是环形和条形。例如，数字电路芯片的功耗为55mW，冗余增加到2倍左右。设计为100mW，电源为1.8V，电流约为60mA，即总供电线路为60 U，如果每条线路为10u，则有六条供电线路，每侧一条，中间四条。在遭遇战中有一个特殊的布线配置器。接线后，您可以先申请，然后取消重复尝试。11.排列IO引脚。如果IO没有提前导入，可以重新导入（TCL）或自行调整。12.介词，因为Verilog中经常有很多模块，每个模块对应一个布局模块。布局时要注意一些布局原则。布局通常可以通过简单的拖动来完成。“八位格雷码计数器”只有一个模块，因此不需要复杂的布局。13.布局是一个不断修改和改进的过程。放置在之前和之后进行，然后在之后进行。布局之后，需要进行时钟树综合（CTS）。时钟树合成的目的是使每个信号在约束时间内传输到下一个顺序单元，否则会影响芯片的主频（主频是设计前确定的指标），然后在Post-CTS中调整不满足时钟约束的部分的布线。14.布局后布线，即布线。对于特殊布线，您需要先布线，然后进行post。这些步骤在某种程度上是“点击按钮”和“配置参数”，但后端合成必须头脑清晰，知道为什么要点击这些按钮以及要配置哪些参数。15.经过多次迭代，在配置IO引脚后，您可以填充整个画面，并用各种金属层覆盖未使用的区域。单个“八位格雷码计数器”由于结构简单而具有较大的未覆盖面积。16.此时，在Encounter中的后端合成已经完成，并且网表可以导出为GDSII格式。为了检查DRC和LVS，有必要将网表转换为原理图格式。17.将后端集成的GDSII文件导入Virtuoso。Virtuoso是一款模拟集成电路设计软件。将GDSII文件导入该软件有两个主要目的。首先，我们可以在Virtuoso中进行“后仿真”，以验证概念芯片经过后端合成的一系列过程后是否能够满足设计要求。此时，仿真已经考虑了延迟、电阻和功耗等实际问题。如果模拟有问题，需要返工和修改，并在必要时重新布线。“后模拟”通过后，芯片应由DRC和LVS检查。DRC是看它是否符合所选工艺的要求，因为在实际情况中，一些理论值是不现实的，例如太细的导线无法制造，短的网格间距可能导致短路，导线和各种金属层之间的电容会影响电路功能。LVS是比较布局图和示意图之间的拓扑关系是否不一致。其次，将来设计混合数模芯片时便于混合设计，因为模拟集成电路直接在Virtuoso中实现，最后可以将它们组合起来设计混合数模集成电路。18.检查后，您可以联系工艺供应商进行处理，如台积电。一般处理需要跟上企业的业务流程。大约一个月后，芯片完成加工，然后进入测试阶段。焊接、测试、验证芯片指标，并提出改进方案。至此，一个数字集成电路从概念到实物的全过程已经完成，每一步都值得研究和回味。从24位解码器到复杂的CPU，过程基本相同。经过一个学期的学习，我基本掌握了这个流程。未来，我们将更加努力，在本专业继续前进，培养核心竞争力。